来源：IT之家 · 科技 · 东亚 · 04-30 15:32
台积电更新 SoIC 3D 封装路线图：2029 年互连间距目标缩至 4.5μm
原标题：台积电更新 SoIC 3D 芯片封装堆叠技术路线图：2029 年互连间距缩至 4.5μm
AI 情报摘要
台积电明确 SoIC 3D 封装演进目标，2029 年互连间距将缩至 4.5μm。
关键点
- 台积电在北美技术研讨会上更新 SoIC 3D 堆叠封装技术路线图。
- 路线图显示，SoIC 互连间距将由现有约 6μm 持续缩小，目标 2029 年达到 4.5μm。
- SoIC 通过垂直堆叠多个芯片提升性能、带宽和能效，是先进封装竞争的重要方向。
影响分析
更小互连间距有望提升高性能计算与 AI 芯片的集成密度和能效，强化台积电在先进封装领域的竞争优势。
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台积电在北美技术研讨会上公布 SoIC 3D 芯片堆叠技术路线图，计划持续缩小互连间距，从当前约 6μm 推进至 2029 年的 4.5μm。SoIC 是台积电面向高性能芯片的 3D IC 封装技术，可通过垂直堆叠提升算力、带宽与能效。